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利用模型指导某320×256电路非均匀性指标的仿真优化基本流程如图5所示。
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该电路的总体非均匀性传递模型如公式(7)所示,其中
$M = 256,\;N = 320,\;K = 4$ 。假定公式(7)中的非均匀数据矩阵${D_u}$ 、${D_{{{x}{\rm i}}}}$ 、${D_{{{x}{\rm c}}}}$ 、${D_{{{x}{\rm o}}}}$ 是相互独立的随机变量,结合公式(9)可得:该电路非均匀性指标(帧空间噪声)的分解公式如下:该电路输出的非均匀性指标,即
${\sigma _{{\rm{sy}}}}$ 的设计要求为不大于10%。整体上先将非均匀性分为与输入有关和与电路状态有关的两大部分,暂时假定二者影响相同,代入公式(11)可得:根据2.3节分析,暂时假定公式(12)中各系数的局部相对非线性指标的初始边界为10%,则代入上式可得各子单元非均匀性指标的初始设计要求如下:
该电路第一层分解的输入单元、列缓冲、输出缓冲等子电路都是阵列结构,其功能单元电路的规模都不大,可不再分解。
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当前读出电路主要采用CMOS工艺实现,这种工艺存在较大片内器件差异(intra-die device variations),即同一器件在同一芯片不同区域的参数差异较大。由于器件参数众多,代工厂一般采用能够覆盖三西格玛偏差范围的五点工艺角模型来表征工艺线的参数偏差。此外,温度和电压也对器件参数有重要影响。因此,可采用PVT(Process,Voltage,Temperature)组合条件对电路的空间噪声进行评估。
假定PVT参数的空间噪声是相互独立的,则子单元电路输出空间噪声是四者空间噪声响应的叠加。为了消除不同状态参数增益
${h_{\rm{x}}}$ 的单位及数值差异,可将其与状态变量的乘积直接等效至输出变量${\rm{d}}{y_{ij}}$ 。另外,状态参数空间噪声幅值很小,其增益系数的非线性暂不考虑。则根据公式(5)和(7)建立单元电路的PVT非均匀性模型如公式(14)所示。式中:
${D_y}$ 代表输出空间噪声;${D_{\rm{P}}}$ 、${D_{\rm{V}}}$ 、${D_{\rm{T}}}$ 分别代表PVT参数的等效输出噪声。据此即可利用初始设计的边界条件对子单元电路进行PVT仿真并获得其非均匀性。首先,对外部设计约束T参数进行仿真。以该电路T参数的初始条件80±0.1 K对输入输出响应曲线进行温度偏差扫描,计算仿真数据的方差作为随机变量
${D_{\rm{T}}}$ 的统计方差。各子电路的仿真结果均表明:0.1 K温度波动造成的空间噪声可忽略不计。其次,V参数既有外部约束也有内部约束,为了提高电路偏压适应性,其初始条件的边界暂定为±5%。V参数数量较多,如列缓冲单元电路有6个偏压输入,可逐一对输入输出响应进行电压偏差扫描,计算全部V参数仿真数据的方差之和作为随机变量
${D_{\rm{V}}}$ 的统计特征。第三,采用五点工艺角模型进对输入输出响应进行工艺偏差扫描,计算仿真数据的方差作为随机变量
${D_{\rm{P}}}$ 的统计方差。第四,对当前设计的输入输出非线性进行仿真,根据仿真数据和公式(10)计算
${\rm{d}}{y_{\rm{m}} }$ 及其对应的${\rm{d}}{u_{\rm{m}} }$ 。最后根据公式(14)和公式(9)计算出子单元电路的非均匀性,然后与分解的指标对比,确定是否满足设计要求,如不满足则需优化设计。
该电路各子单元初始设计的仿真结果如表1所示。三个子单元的非均匀性均不满足初始设计分配要求,需要优化设计。局部相对非线性虽然比常规非线性指标要高很多,但最高的输入单元也只有约5.1%的相对非线性,可以满足10%的初始设计要求。
Parameters name Symbol Values Array size N×M 320×256 Process corners P [FF,SS,TT,FS,SF] Voltage tolerance of biases dV ≤5% Temperature variation dT ≤0.1 K Du variation dDu 5% Dxi variation dDxi [6.7%,0.3%] Vxc variation dVxc [11.7%,5.5%] Vxo variation dVxo [18.3%,0.9%] Relative nonlinearity of hui dymi/dumi 1.1%/21.4% Relative nonlinearity of huc dymc/dumc 0.7%/22.5% Relative nonlinearity of huo dymo/dumo 0.03%/2.1% Table 1. PVT simulation of 320×256 ROIC
电路优化主要包括参数优化、结构优化和总体优化三部分。如果当前仿真结果已经接近设计要求,首先考虑其他子电路是否对状态噪声不敏感,可以压缩其设计指标,重新对设计指标的分配进行总体优化。参数优化主要针对P、V参数,按敏感度对V参数进行扫描,确定其合理可接受的边界下限,然后对电路元件参数进行扫描优化,寻找工艺角对电路输出影响较小的区域。如仍无法满足要求,则需要从电路结构上进行优化设计。以上优化过程需要进行多次综合迭代。
该电路经过参数优化后,输入单元和输出缓冲单元的状态非均匀性分别从6.7%和18.3%下降到了1%以下,可满足初始分配要求。虽然列缓冲单元的状态非均匀性5.5%仍不满足初始分配要求,但是把仿真数据代入公式(11)计算该电路输出的总体非均匀性指标,约为7.8%,可以满足10%的总体指标要求。因此,按照当前结果重新分配设计指标,综合考虑可以暂时结束设计优化过程。
如果该电路后续改进型的非均匀性指标要求提高到7.8%以下,则需进一步优化设计,特别是需对列缓冲单元电路进行结构优化。
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仿真结果表明:读出电路具有明显的非均匀特性,但通过设计优化可以有效降低。某320×256电路经优化后,输入单元和输出缓冲单元的状态非均匀性分别从6.7%和18.3%下降到了1%以下,但是列缓冲电路的仍有5.5%的非均匀性。因为该电路的列缓冲单元在结构上采用了比较多的压控电流镜模块,仅靠参数优化无法进一步降低非均匀性,必须进行结构优化。
根据表1数据可以计算读出电路自身的非均匀性为5.7%,其中非线性非均匀性约0.5%,状态非均匀性约5.6%,因此,状态非均匀性占主要地位。状态非均匀性主要来自于器件工艺参数的空间波动和关键偏压参数的空间随机波动;由于工作在低温制冷条件下,读出电路的温度参数空间波动较小,对非均匀性的影响基本可忽略。该电路的相对非线性的数值虽然高于常规非线性,但仍属于乘性噪声,对非均匀性的影响基本可忽略。
对电路优化前后的仿真数据进行主观图像模拟和三维噪声评估,分别如图6和图7所示。图中,像素阵列是指光伏二极管阵列;输入阵列是指ROIC的输入单元电路阵列;列缓冲是指ROIC的多通道列缓冲电路;输出缓冲是指ROIC的多通道输出缓冲电路;输出图像是指ROIC的最终输出。图6显示读出电路的非均匀性超过了输入的非均匀性,造成输出非均性显著增大,输出图像上叠加了严重的条纹噪声,输出图像的空间噪声受读出电路空间噪声支配。图7表明:电路优化后,电路的非均匀性以列缓冲电路空间噪声为主,如要进一步降低输出图像的非均匀性,应以列缓冲电路优化设计为主。
基于该模型的非均匀性仿真结果是读出电路输出空间噪声的随机抽样数据的标准差,本身也是一个随机变量。与单只器件测试数据的对比意义不大,只有大量器件测试数据的统计值才能用于模型参数的推导和修正。另外,由于光伏阵列和子单元电路的空间噪声分布特征不同,可以利用三维噪声的统计值评估非均匀性的主要来源。例如,列缓冲电路主要表现为低频的列空间噪声,输出缓冲电路则主要表现为高频列空间噪声,光伏阵列和输入单元则主要表现为像元空间噪声和行空间噪声。
受测试手段限制,暂时无法对读出电路芯片直接进行测试验证。测试验证主要包括芯片测试方法、测试数据统计模型和测试数据到模型反向传递3个方面。其中,芯片测试方法主要考虑读出电路的可测试性设计,包括激励注入电路及片上测试电路的设计;数据统计处理主要考虑小样本量及不同数据的统计模型问题。模型数据反向传递主要是结合非均匀模型和测试方法综合考虑,确定可传递参数和需测试参数。
图8是320×256电路仿真结果与17只探测器组件非均匀性测试数据的三维噪声对比图。图中黑色粗虚线为仿真结果,红色线为最差测试数据,蓝色线为最好测试数据。对比可知,大部分测试数据的三维噪声分量都在仿真结果的边界内,少量数据超出了仿真结果的边界。对于抽样分布的统计特征来说,当抽样样本量增大时,抽样测试数据的均值会接近文中的仿真结果。由于测试样本使用的是经过筛选的读出电路且数量较少等原因,导致抽样分布趋向于正偏态分布的形式,使得其众数优于均值。为验证模型准确性,未来必须对读出电路的可测试性进行优化,以便对读出电路直接测试,并对测试数据进行累积和统计。
除上述测试验证问题外,未来还需在低温模型、噪声及PVT参数统计特征、电路优化理论等方面开展进一步研究和测试。
Study on non-uniformity of ROIC for IRFPA
doi: 10.3788/IRLA20190581
- Received Date: 2019-12-25
- Rev Recd Date: 2020-01-16
- Available Online: 2020-05-26
- Publish Date: 2020-08-28
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Key words:
- ROIC /
- IRFPA /
- non-uniformity /
- simulation
Abstract: The ROIC has an important influence on the non-uniformity of the IRFPA device. The non-uniformity model of general system unit was established by using the Taylor series of the dynamic nonlinear system function, and the ROIC non-uniformity model was established according to common architecture of analog ROIC. The spatial distribution characteristic of circuit statur parameters was modeled by mixing Berlin noise and Gaussion noise. The non-uniformity was evaluated with the spatial components of standard three demensions noise model. The time to sptial convertion from array signals to serial outputs was simplified by equal size convertion matrix. The non-uniformity of noise, multi-channel buffers and resposing nonlinearity were analized. The non-uniformity of a 320×256 array ROIC was evaluated by simulation and improved by circuit optimization based on the proposed model. Simulaiton results show that it can be used to evaluate the non-uniformity and to assist with non-uniformity engineering optimization of ROIC at the system level.