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用于高速CIS的12-bit紧凑型多列共享并行pipeline-SAR ADC

郭志强 刘力源 吴南健

郭志强, 刘力源, 吴南健. 用于高速CIS的12-bit紧凑型多列共享并行pipeline-SAR ADC[J]. 红外与激光工程, 2018, 47(5): 520001-0520001(10). doi: 10.3788/IRLA201847.0520001
引用本文: 郭志强, 刘力源, 吴南健. 用于高速CIS的12-bit紧凑型多列共享并行pipeline-SAR ADC[J]. 红外与激光工程, 2018, 47(5): 520001-0520001(10). doi: 10.3788/IRLA201847.0520001
Guo Zhiqiang, Liu Liyuan, Wu Nanjian. 12-bit compact multiple-columns-shared-parallel pipeline-SAR ADC for high speed CIS[J]. Infrared and Laser Engineering, 2018, 47(5): 520001-0520001(10). doi: 10.3788/IRLA201847.0520001
Citation: Guo Zhiqiang, Liu Liyuan, Wu Nanjian. 12-bit compact multiple-columns-shared-parallel pipeline-SAR ADC for high speed CIS[J]. Infrared and Laser Engineering, 2018, 47(5): 520001-0520001(10). doi: 10.3788/IRLA201847.0520001

用于高速CIS的12-bit紧凑型多列共享并行pipeline-SAR ADC

doi: 10.3788/IRLA201847.0520001
基金项目: 

国家自然科学基金(61234003,61434004)

详细信息
    作者简介:

    郭志强(1990-),男,博士生,主要从事高速CMOS图像传感器方面的研究。Email:guozhiqiang12@semi.ac.cn

  • 中图分类号: TN29

12-bit compact multiple-columns-shared-parallel pipeline-SAR ADC for high speed CIS

  • 摘要: 设计了一款用于高速CMOS图像传感器的多列共享列并行流水线逐次逼近模数转换器。八列像素共享一路pipeline-SAR ADC,从而使得ADC的版图不再局限于二列像素的宽度,可以在16列像素宽度内实现。该模数转换器采用了异步控制逻辑电路来提高转换速度。半增益数模混合单元电路被用于对第一级子ADC的余差信号放大,同时被用于降低对增益数模混合单元电路中运放性能的要求。相关电平位移技术也被用于对余差信号进行更精确的放大。整个pipeline-SAR ADC第一级子ADC精度为6-bit,第二级子ADC为7-bit,两级之间存在1-bit冗余校准,最终实现12-bit精度。输入信号满幅电压为1 V。该8列共享并行处理的pipeline-SAR ADC在0.18 m 1P4M工艺下制造实现,芯片面积为0.204 mm2。仿真结果显示,在采样频率为8.33 Msps,输入信号频率为229.7 kHz时,该ADC的信噪失真比为72.6 dB;在采样频率为8.33 Msps,输入信号频率为4.16 MHz时,该ADC的信噪失真比为71.7 dB。该pipeline-SAR ADC的电源电压为1.8 V,功耗为4.95 mW,功耗品质因子(FoM)为172.5 fJ/conversion-step。由于像素尺寸只有7.5 m,工艺只有四层金属,因此这款12-bit多列共享列并行流水线逐次逼近模数转换器非常适用于高速CMOS图像传感器系统。
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出版历程
  • 收稿日期:  2017-12-10
  • 修回日期:  2018-01-20
  • 刊出日期:  2018-05-25

用于高速CIS的12-bit紧凑型多列共享并行pipeline-SAR ADC

doi: 10.3788/IRLA201847.0520001
    作者简介:

    郭志强(1990-),男,博士生,主要从事高速CMOS图像传感器方面的研究。Email:guozhiqiang12@semi.ac.cn

基金项目:

国家自然科学基金(61234003,61434004)

  • 中图分类号: TN29

摘要: 设计了一款用于高速CMOS图像传感器的多列共享列并行流水线逐次逼近模数转换器。八列像素共享一路pipeline-SAR ADC,从而使得ADC的版图不再局限于二列像素的宽度,可以在16列像素宽度内实现。该模数转换器采用了异步控制逻辑电路来提高转换速度。半增益数模混合单元电路被用于对第一级子ADC的余差信号放大,同时被用于降低对增益数模混合单元电路中运放性能的要求。相关电平位移技术也被用于对余差信号进行更精确的放大。整个pipeline-SAR ADC第一级子ADC精度为6-bit,第二级子ADC为7-bit,两级之间存在1-bit冗余校准,最终实现12-bit精度。输入信号满幅电压为1 V。该8列共享并行处理的pipeline-SAR ADC在0.18 m 1P4M工艺下制造实现,芯片面积为0.204 mm2。仿真结果显示,在采样频率为8.33 Msps,输入信号频率为229.7 kHz时,该ADC的信噪失真比为72.6 dB;在采样频率为8.33 Msps,输入信号频率为4.16 MHz时,该ADC的信噪失真比为71.7 dB。该pipeline-SAR ADC的电源电压为1.8 V,功耗为4.95 mW,功耗品质因子(FoM)为172.5 fJ/conversion-step。由于像素尺寸只有7.5 m,工艺只有四层金属,因此这款12-bit多列共享列并行流水线逐次逼近模数转换器非常适用于高速CMOS图像传感器系统。

English Abstract

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