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随着红外探测器实时探测技术的应用发展，对于高帧频应用场景成像的需求越来越迫切，如高速小目标的探测跟踪，高端红外武器装备中高速导弹红外导引头成像，以及高速测温等领域[1]。随着Reago等人在1999年提出第三代红外焦平面的技术概念，指明了红外焦平面读出电路朝着大规模、高帧频以及高性能的方向发展[2-3]，红外焦平面空间分辨率逐步提升发展至如今的百万甚至千万级像素[4]。红外焦平面规模不断扩大，对高帧频读出和随机开窗功能的需求也越来越迫切。同时，规模的增加也带来了电路功耗的不断升高，实现这些功能的电路越来越复杂，传统的从晶体管级设计读出电路的数字模块变得越来越困难。
随机开窗功能是提高红外焦平面读出电路帧频，以及实现局部感兴趣区域高速读出的有效方式[5]。它既允许高分辨率焦平面探测器全窗口工作，也可以根据用户需要选择性地指定像元阵列的部分区域来进行快速数据读出，从而降低每一帧读出的数据总量，在不增加带宽和功耗的情况下提高电路读出帧频，未来在目标跟踪以及模式识别中具有广泛应用前景[6-7]。国外先进的红外探测器公司也推出了具有随机开窗功能的红外探测器产品[8-10]。传统的开窗成像借助现场可编程逻辑门阵列（Field Programmable Gate Array，FPGA）片外资源对输出图像进行处理，后来较为先进的开窗技术发展为直接集成读出电路芯片的数字控制模块，提高了系统集成度。目前国内外在红外探测器读出电路芯片级别实现的随机开窗架构主要分为在像素阵列外部采用译码器架构直接获取读出地址的“异步读出模式”[11-12]和在像元或子阵列内增加存储和控制模块的“同步读出模式”两大类[13]。前者直接从译码器获取读出地址，常用的架构为格雷码译码器架构，对于不同的面阵规模，译码器电路差异很大，需要定制化设计，适用于较小面阵规模。当面阵规模增大时，译码器位数增多，设计复杂度提升，且由于门电路数量增加，信号通路上将面临严重的竞争冒险现象。“同步读出模式”中读出的地址仅与时钟相关，可以避免竞争冒险问题，然而其将控制电路放置在像元内部，虽然可以采用模块化设计，面阵变化时扩展也相对简单，但是由于其占据了一定像元面积从而限制了像元尺寸的缩小，难以实现大面阵高分辨率成像[14]。
面向大面阵红外焦平面高帧频应用，文中提出了一种基于数字IC设计流程实现的可编程开窗IP核（Intellectual Property core）设计，对于不同面阵规格，开窗核心算法可复用，因此具有良好的可扩展性。此IP核采用行列地址控制字开窗架构，不占用像元内面积，并且借助数字后端软件进行综合布局，可以实现版图的高度集成，缩短设计周期。同时针对高速输出时面临的功耗较高的难点，采用一种列级分时选通技术，可将列级输出功耗降低90%以上，实现列级模块的超低功耗优化，为大规模高帧频红外焦平面读出电路设计奠定技术基础。
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红外焦平面读出电路的整体电路架构如图1所示，主要包括640×512规模的像元阵列，可编程开窗数字IP核模块，以及高速低功耗列级缓冲电路和输出级电路。其中可编程开窗数字IP核模块通过用户外部输入控制字，可以实现行选、列选、指定位置开窗功能。为了有效提高电路帧频，读出电路采用四通道同时输出。读出电路正常工作时，通过向控制寄存器中写入控制命令字，设定当前帧的工作模式以及开窗读出的位置和尺寸大小。根据读出时序的不同，可实现先积分后读出（Integrate Then Read, ITR）和边积分边读出(Integrate While Read, IWR)两种工作模式。
图 1 基于可编程开窗数字IP核的红外焦平面读出电路整体结构框图
Figure 1. The system architecture of IRFPA ROIC with programmable windowing IP core
红外焦平面读出电路的模拟信号链路主要包括像元阵列、高速低功耗列输出级以及输出缓冲器，如图2 所示。其中像元电路与红外探测器通过铟柱直接耦合，负责将光生电流信号进行积分、放大后转化为模拟电压。在可编程开窗数字IP核的控制下，有选择性地开启指定行列地址，信号被传送至列级缓冲电路，最后通过四通道输出缓冲器进行输出。
图 2 模拟信号链路
Figure 2. Analog signal chain
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红外焦平面读出电路像元结构具体包括输入级、采样保持电路和输出级电路，如图3（a）所示。由于可以提供恒定的探测器偏置电压，同时具有较高的注入效率和较好线性度等优点，采用电容反馈跨阻型放大器（Capacitance Trans-Impedance Amplifier，CTIA）作为读出电路的输入级结构。为满足不同强弱光照场景下的应用需求，设计中采用两档可选增益，在应用层面实现高动态范围[4]。对于弱光场景，采用高增益档可以实现较高灵敏度。强光条件下，由于低增益档具备较高的电荷满阱容量，使得信号不易饱和。为了抑制输入级结构复位开关管的KTC噪声，提高成像质量，像元电路内采用相关双采样结构。通过对同帧信号进行两次连续采样，两次采样之间的噪声存在时间相关性，因此可有效抑制前级电路的低频噪声。单元输出级采用源极跟随器结构，将采样电容上的信号电压传输到输出总线上。为了减小像元电路版图面积，每条列级总线共用电流源负载，同时这也将有效降低像元电路内的功耗。
图 3 （a）像素单元电路结构；（b） 2×2阵列版图平移单元
Figure 3. （a） Pixel unit circuit structure; （b） 2×2 pixel array layout
受单元电路版图面积的限制，需要折衷考虑面积、增益、噪声从而得出最优的单元电路设计。为了避免由于版图引起的固定模式噪声，在版图绘制时采用相应的匹配技术，最大程度减小失配。同时为实现高集成度像元电路，且能够与InGaAs光敏芯片尺寸严格匹配（15 µm×15 µm），版图绘制中利用高密度金属（MIM）电容器来优化电容设计。采用0.18 µm 标准CMOS工艺完成了图3（b）中所示像元电路版图，将像元电路沿着X轴和Y轴进行翻转，镜像放置构成的2×2阵列作为最小平移单位。
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像元内产生的电压信号需经过列级总线传输到列级缓冲器进行输出，对于640×512阵列，读出电路工作时需要640个列级输出缓冲器单元，会消耗较大功耗。文中提出一种分时选通技术，通过列级缓冲器的分时电流源设计对列级输出电路进行动态控制，降低整个列级放大电路的功耗。
列级输出电路如图4（a）所示，采用推挽输出结构作电压跟随器，负责列级总线输出。由于该输出级结构具有单位增益，输出与输入摆幅相同，因此对信号没有衰减。推挽输出电路采用图4（b）中的二级级联运放结构，对于此结构，负载电容越大，其相位裕度越大，运放越稳定，因此，文中推挽输出结构适合用于大负载电容的总线输出驱动电路。相比于源随器，推挽输出结构具有更高的带宽，读出速率可达10 MHz以上，但是推挽输出级的缺点是功耗较大，一般需mW以上，驱动能力越强功耗越大。
为降低整体电路功耗，在列级输出结构上提出了一种分时选通技术，通过设计图4（a）中所示功耗控制模块产生列级预选通信号，对列级缓冲器的分时电流源进行控制，从而控制缓冲输出级的工作状态。当第一级运放的偏置电流源MOS管M1工作在低电流截止状态，此时列级输出结构功耗接近于零。当M1管导通时，运放正常工作，提供一个较大的偏置电流，缓冲器具有较大驱动能力，消耗较大功耗。采用分时选通技术的列级缓冲器工作时序如图5（a）所示，电路在每个列级预选通信号有效期的后半个时钟周期输出，列级缓冲器提前半个时钟周期进入大电流模式，以便于在列级输出总线上建立信号。对于文中设计的四通道读出电路，尽管整个面阵读出电路共有640列输出级电路单元，但是任意时刻仅有八列输出缓冲器同时工作。相比于640列同时持续工作，文中提出的分时选通技术降低了列级传输电路的瞬时功耗，减少了非必要时间段内的电路消耗，整体列级功耗减小90%以上，实现了红外焦平面读出电路整体列级输出的超低功耗。
图 4 （a）功耗控制模块与推挽输出结构；（b）推挽输出运放结构
Figure 4. （a） Power consumption control module and push-pull output structure; （b） The op-amp structure of push-pull output stage
此外采用此种分时选通技术还可以降低列级总线建立时间的要求，允许列输出级偏置电流更小，进一步降低列级功耗。如图5（b）中所示，当第一列信号OUT_1进行输出时，可以允许在此期间第二列的预选通信号VBSEL（2）也有效，预先在第二列总线上建立信号。由于此时OUT_2信号为低，并不会影响当前列输出。当第二列信号输出时，第一列OUT_1信号变为低，OUT_2信号变为有效，此时列总线上的信号已经建立完成，输出缓冲器可以迅速将有效信号进行输出。也即分时选通技术允许提前半个时钟周期在输出总线上建立信号，比如对于5 MHz的系统时钟频率，允许的建立时间为100 ns，降低了对输出缓冲器的速度要求，从而降低功耗。
图 5 （a）列级输出缓冲器的工作时序；（b）列级分时选通技术时序示意图
Figure 5. （a） Operating timing of the column-level output buffers; （b） Timing diagram for column-level time-selection technology
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随机开窗功能是面向大规模红外焦平面实现高帧频读出的一种有效方法，同时还可以实现大视场下局部感兴趣区域读出细察的功能。对于红外焦平面读出电路来说，受到日益复杂的红外探测器定制化应用需求驱动，使得读出电路芯片的设计周期、成本以及设计难度等不断提升。文中提出的可编程开窗IP核技术具有易于扩展、算法可复用、不占用像元面积等优势，同时通过生成列级分时选通技术的功耗控制信号，可以实现列级输出模块的超低功耗。此IP核技术基于标准数字IC设计流程实现，先将抽象的开窗功能转化为硬件描述语言进行前端逻辑仿真并综合成门级网表，然后利用数字后端软件进行版图布局优化，生成高集成度的数字IP核版图文件。
可编程开窗IP核输入端口为时序和命令字控制信号，输出为对应的行列地址信号。用户可通过外部写入命令字来控制电路读出的起始位置以及开窗尺寸大小，实现感兴趣区域读出，同时还具有保持上一帧输出以及防溢出的功能。文中提出的可编程开窗数字IP核采用行列地址控制开窗架构，通过产生行列起始地址线控制信号，进而控制开窗读出的区域。对于一个规模为M×N的红外焦平面阵列来说，每次读出都有一个行地址和列地址通过计数器同时被选中，这样这个地址对应的唯一像元信号就能够被读出。
可编程开窗数字IP核的顶层结构如图6所示，主要包括命令字读入与时序控制模块、核心开窗算法模块和行列译码器模块。命令字读入后首先被转换成开窗控制的行列起始地址信号和窗口大小信号，并传递给核心开窗模块。作为开窗功能的主体逻辑，核心开窗模块负责在外界帧同步信号控制下按照命令字进行行列地址变换，并在窗口结束时产生相应标志信号。行列译码器模块负责在使能信号控制下完成行、列地址译码，形成最终与读出电路像元阵列互连的行列控制信号。
图 6 可编程开窗数字IP核顶层逻辑
Figure 6. Top-level logic for the programmable windowing digital IP core
将可编程开窗IP核用Verilog代码进行RTL级的设计实现，为了验证功能，设计了一款针对640×512红外焦平面阵列的数字开窗逻辑。图7中展示了设定起始位置为第32行和第32列，开窗尺寸为8×8的仿真结果，可以看出列选信号产生32~39列，与预设条件一致。其中采用列级分时选通技术，提前两个时钟周期开启列级缓冲器，给列级总线上提供足够的信号建立时间，减少了非必要时间段内的列级电路功耗。
图 7 随机开窗功能输出仿真，开窗尺寸8×8
Figure 7. Arbitrary windowing function output simulation, readout area 8×8
文中基于0.18 µm 标准CMOS工艺设计了640×512规模红外焦平面阵列的可编程开窗IP核，并借助数字后端工具进行综合布局，生成了图8中所示的物理版图。相比于从门级电路定制化设计，数字IP核设计流程可以极大缩短设计周期，并且易于实现版图的高集成度。考虑到对模拟像元阵列的行、列地址控制功能，可编程开窗IP核版图整体呈“L”型，长度和高度分别为9800 µm和8400 µm，内部布线区宽度为60 µm，行列地址线于版图内侧引出，便于与模拟像元阵列电路版图集成。
将可编程开窗数字IP核模块电路版图与模拟像素阵列版图进行集成，得到了中心距为15 µm，阵列规模为640×512的红外焦平面读出电路，如图9（a）所示，经过加工流片后得到图9（b）中的可编程开窗读出电路芯片。
图 8 可编程随机开窗数字IP核版图
Figure 8. The layout of programmable arbitrary windowing digital IP core
图 9 （a） 640×512规模可编程随机开窗红外焦平面读出电路整体版图； （b）读出电路芯片模具照片
Figure 9. （a） The layout of 640×512 scale programmable arbitrary windowing IRFPA ROIC; （b） Die photograph of ROIC chip
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流片后的可编程开窗读出电路芯片与640×512元短波红外InGaAs探测器芯片成功实现了倒装焊互连，得到了红外焦平面探测器组件。搭建了图10中所示的红外焦平面测试系统，主要包括直流电源、5078时序发生器、数字采集卡、黑体光源和专用PCB测试板等，对640×512规模的InGaAs红外焦平面探测器组件进行开窗功能测试。
图 10 红外焦平面读出电路芯片测试平台和焦平面组件
Figure 10. Test platform of the IRFPA ROIC chip and the FPA module
为了验证电路的开窗功能，在焦平面组件感光区域前放置了排针进行成像，分别验证了全画幅读出、左上角开窗、正中心开窗和开窗地址溢出等几种典型应用场景下的电路功能，得到的焦平面图像如图11所示。测试结果表明，整个640×512规模的InGaAs红外焦平面探测器组件功能正常，可编程开窗数字IP核的功能符合设计预期，可以实现指定区域开窗，有效提高读出电路帧频。列级输出电路的功耗主要来自输出缓冲器，测试结果表明，文中提出的分时选通技术有效降低了功耗，其中在3.3 V电源供电下，整个组件的总功耗低于80 mW，列级功耗仅为15 mW，读出速率达到15 MHz，电路相关测试参数如表1所示。
图 11 可编程随机开窗功能验证。（a）全画幅成像；（b）左上角开窗384×256；（c）正中心开窗256×256；（d）右下角溢出开窗128×128
Figure 11. Verification of programmable arbitrary windowing function. (a) Full-frame imaging; (b) Top left windowing 384×256; (c) Center windowing 256×256; (d) Bottom right windowing overflow test 128×128
表 1 可编程任意开窗红外焦平面组件主要性能参数
Table 1. The main performance parameters of the programmable arbitrary windowing IRFPA assembly
Parameter Measurement Array format 640×512 Technology 0.18 μm Pixel pitch 15 μm Readout mode ITR & IWR Input stage CTIA Read rate 15 MHz Power consumption 80 mW Frame rate
（typical windowing size）180 Hz （640×512）
3 kHz （128×128）
50 kHz （32×32）FPAs dynamic range >70 dB Output swing 2.5 V Chip area 12 mm×10.4 mm -
面向红外焦平面高帧频读出的应用需求，文中提出了一种可编程开窗数字IP核模块设计，可以在开窗模式下实现高帧频读出。此可编程开窗IP核采用行列地址控制开窗架构，对于不同规模的红外焦平面读出电路，开窗核心算法可复用，具有良好的扩展性，而且不占用像元内面积。同时针对高帧频读出时面临的功耗较高的问题，采用了一种列级分时选通技术，对读出电路列级模块进行了超低功耗优化。研制中基于0.18 µm 标准CMOS工艺实现了可编程开窗IP核版图与模拟像元阵列版图的集成，实现了中心距15 µm，640×512规模的低功耗高速可编程任意开窗红外焦平面读出电路。通过与640×512元短波红外InGaAs探测器芯片倒装焊互连后进行测试，结果表明，列级分时选通技术可以有效降低功耗，电路读出总功耗小于80 mW，列级功耗仅有15 mW，读出速率达到15 MHz，可编程开窗数字IP核功能正常，可实现任意区域的开窗。为后续大规模小间距红外焦平面高帧频低功耗读出电路奠定了技术基础。
Study of low-power readout circuit based on a programmable windowing IP core
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摘要: 红外焦平面探测器正朝着更大规模、高帧频、高集成度的方向发展。在高速目标跟踪探测、感兴趣区域成像等应用场景，需要解决高速读出时面临的功耗较高的难点。文中提出了一种数字IC的可编程开窗IP核设计，并通过采用列级分时选通技术，实现对640×512读出电路列模块的超低功耗优化。像素单元电路包含CTIA输入级、双采样保持结构和跟随输出，折衷优化了面积、噪声和增益等因素。相较于传统用门级电路定制设计实现的开窗方式，可编程开窗数字IP核对于不同面阵规格具有良好的可扩展性，并且可以借助后端软件综合优化版图布局，从而缩短设计周期。实际研制中采用0.18 µm 标准CMOS工艺完成了中心距15 µm的640×512读出电路设计及流片验证，并与640×512元短波红外InGaAs探测器芯片进行了耦合测试，结果表明分时选通技术有效降低了列级电路功耗，电路读出总功耗小于80 mW，列级功耗仅为15 mW，读出速率达到15 MHz，可编程开窗IP核功能正常，可以实现指定区域的开窗功能。Abstract:
Objective Infrared focal plane detectors are moving towards larger scale, higher frame rates, and higher levels of integration. In application scenarios such as high-speed target tracking and detection and region of interest imaging, the difficulty of high power consumption faced at high-speed readout needs to be addressed. As the spatial resolution of the infrared focal plane detectors has gradually increased to today's millions and even tens of millions of pixels, the size of the infrared focal plane arrays （IRFPA） has grown, and the need for high frame rate readout and random windowing has become increasingly urgent. At the same time, the increase in scale has also brought about a continuous increase in circuit power consumption, and the circuits that achieve these functions are becoming increasingly complex. The traditional design of digital readout integrated circuit (ROIC) modules from the transistor level is becoming increasingly difficult. Random windowing is an effective way to increase the IRFPA ROIC frame rate and enable the readout of regions of interest. As the need for increasingly complex IR detector customisation grows, the typical architecture of existing ROIC implemented at the chip level for random windowing has many limitations, such as long design cycles for customisation, poor scalability of different-sized arrays and the difficulty of achieving small cell sizes in terms of the occupied pixel area. Methods For large-format IRFPA high frame rate applications, this paper proposes a programmable windowing IP core design (Fig.7) based on the digital IC design flow implementation and achieves ultra-low power optimisation of the 640×512 readout circuit column module by using a column-level time-selection technology (Fig.5). The pixel cell circuit contains a CTIA input stage, a double sample-and-hold structure and a follow output structure (Fig.3), that compromises the optimisation of area, noise, gain, etc. A low-noise, high-speed programmable arbitrary windowing 640×512 ROIC with pixel pitch 15 µm is designed and fabricated in 0.18 µm CMOS technology (Fig.10). The ROIC is coupled with a short-wave infrared InGaAs detector chip to form an FPA assembly and tested at room temperature. Results and Discussions The infrared focal plane test system (Fig.11) consists of a DC power supply, a 5078 timing generator, a digital acquisition card, a blackbody light source and a dedicated PCB test board for the functional testing of the 640×512 scale InGaAs infrared focal plane detector assemblies with windowing. A row of pins was placed in front of the sensing area of the focal plane assembly for imaging to verify the circuit windowing function. The circuit function was verified in several typical application scenarios, such as full frame readout, upper left corner windowing, centre windowing and windowing address overflow, respectively, to obtain an IRFPA windowing image (Fig.12). The test results show that the entire 640×512 scale InGaAs IR detector assembly functions normally, and the programmable windowing digital IP core functions as expected, which can realise the specified area windowing and effectively improve the ROIC frame rate. The power consumption of the column-level output circuit mainly comes from the output buffer. The time-selection technology proposed in the paper effectively reduces the power consumption, in which the total power consumption of the whole assembly is less than 80 mW under the 3.3 V power supply. The power consumption of the column level is only 15 mW, and the readout rate reaches 15 MHz (Tab.1). Conclusions In this paper, a programmable windowing digital IP core module design is proposed based on the digital IC design flow implementation, which can achieve high frame rate readout in windowing mode. This programmable windowing IP core uses a row-address-controlled windowing architecture, allowing the windowing core algorithm to be reused for different-sized IRFPA readout circuits with good scalability and no pixel area occupation. At the same time, to address the problem of high power consumption in high frame rate readout, a time-selection technology is used to optimise the ultra-low power consumption of the column-level module of the ROIC. The programmable windowing IP core layout is integrated with the analogue pixel array layout to achieve a scale of 640×512, 15 µm low-power, high-speed programmable arbitrary windowing IRFPA readout circuit based on a 0.18 µm CMOS process. The ROIC is coupled with a short-wave infrared InGaAs detector chip to form an FPA assembly and tested at room temperature. The results show that the time-selection technology effectively reduces the power consumption of the column-level circuit, the total power consumption of the circuit readout is less than 80 mW while the power consumption of the column-level is only 15 mW, and the readout rate reaches 15 MHz. The programmable windowing digital IP core functions properly, allowing for the readout of specified areas. The work in this paper provides the technical basis for subsequent large-scale small-pitch IRFPA high frame rate low power ROICs. -
Key words:
- programmable arbitrary windowing /
- time-selection technology /
- ROIC /
- InGaAs /
- short-wave infrared
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图 1 基于可编程开窗数字IP核的红外焦平面读出电路整体结构框图
Figure 1. The system architecture of IRFPA ROIC with programmable windowing IP core
图 3 （a）像素单元电路结构；（b） 2×2阵列版图平移单元
Figure 3. （a） Pixel unit circuit structure; （b） 2×2 pixel array layout
图 4 （a）功耗控制模块与推挽输出结构；（b）推挽输出运放结构
Figure 4. （a） Power consumption control module and push-pull output structure; （b） The op-amp structure of push-pull output stage
图 5 （a）列级输出缓冲器的工作时序；（b）列级分时选通技术时序示意图
Figure 5. （a） Operating timing of the column-level output buffers; （b） Timing diagram for column-level time-selection technology
图 6 可编程开窗数字IP核顶层逻辑
Figure 6. Top-level logic for the programmable windowing digital IP core
图 7 随机开窗功能输出仿真，开窗尺寸8×8
Figure 7. Arbitrary windowing function output simulation, readout area 8×8
图 8 可编程随机开窗数字IP核版图
Figure 8. The layout of programmable arbitrary windowing digital IP core
图 9 （a） 640×512规模可编程随机开窗红外焦平面读出电路整体版图； （b）读出电路芯片模具照片
Figure 9. （a） The layout of 640×512 scale programmable arbitrary windowing IRFPA ROIC; （b） Die photograph of ROIC chip
图 10 红外焦平面读出电路芯片测试平台和焦平面组件
Figure 10. Test platform of the IRFPA ROIC chip and the FPA module
图 11 可编程随机开窗功能验证。（a）全画幅成像；（b）左上角开窗384×256；（c）正中心开窗256×256；（d）右下角溢出开窗128×128
Figure 11. Verification of programmable arbitrary windowing function. (a) Full-frame imaging; (b) Top left windowing 384×256; (c) Center windowing 256×256; (d) Bottom right windowing overflow test 128×128
表 1 可编程任意开窗红外焦平面组件主要性能参数
Table 1. The main performance parameters of the programmable arbitrary windowing IRFPA assembly
Parameter Measurement Array format 640×512 Technology 0.18 μm Pixel pitch 15 μm Readout mode ITR & IWR Input stage CTIA Read rate 15 MHz Power consumption 80 mW Frame rate
（typical windowing size）180 Hz （640×512）
3 kHz （128×128）
50 kHz （32×32）FPAs dynamic range >70 dB Output swing 2.5 V Chip area 12 mm×10.4 mm 
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